PECL、LVDS和CML電平
發(fā)布日期:2019-07-24
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PECL、LVDS和CML電平
芯片間互連通常有三種接口：PECL（Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML（Current Mode Logic）。
ECL、PECL、LVPECL使用注意：不同電平不能直接驅(qū)動。中間可用交流耦合、電阻網(wǎng)絡(luò)或?qū)Ｓ眯酒M行轉(zhuǎn)換。以上三種均為射隨輸出結(jié)構(gòu)，必須有電阻拉到一個直流偏置電壓。(如多用于時鐘的LVPECL：直流匹配時用130歐上拉，同時用82歐下拉；交流匹配時用82歐上拉，同時用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。)
1.1. PECL接口輸出結(jié)構(gòu)
PECL 電路的輸出結(jié)構(gòu)如圖所示，包含一個差分對和一對射隨器。輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在，這樣有利于提高開關(guān)速度。標準的輸出負載是接50Ω至VCC-2V的電平上，如圖中所示，在這種負載條件下，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，OUT+與OUT-輸出電流為14mA。PECL 結(jié)構(gòu)的輸出阻抗很低，典型值為4~ 5 Ω，這表明它有很強的驅(qū)動能力，但當負載與PECL 的輸出端之間有一段傳輸線時，低的阻抗造成的失配將導(dǎo)致信號時域波形的振鈴現(xiàn)象。
1.2. PECL接口輸入結(jié)構(gòu)
PECL 輸入結(jié)構(gòu)如圖2所示，它是一個具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V，這樣允許的輸入信號電平動態(tài)最大。MAXIM 公司的PECL 接口有兩種形式的輸入結(jié)構(gòu)，一種是在芯片上已加有偏置電路，如MAX3867、MAX3675，另一種則需要外加直流偏置。
2.1. CML接口輸出結(jié)構(gòu)
CML 接口的輸出電路形式是一個差分對，該差分對的集電極電阻為50Ω，如圖中所示，輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的，差分對的發(fā)射極到地的恒流源典型值為16mA，假定CML 輸出負載為一50Ω上拉電阻，則單端CML 輸出信號的擺幅為Vcc~Vcc-0.4V。在這種情況下，差分輸出信號擺幅為800mV，共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50Ω負載，這時的直流阻抗有集電極電阻決定，為50Ω，CML 輸出共模電壓變?yōu)閂cc-0.4V，差分信號擺幅仍為800mV。在交流和直流耦合情況下輸出波形見圖。
CML 輸出結(jié)構(gòu)
CML在不同負載時的輸出波形
2.2. CML接口輸入結(jié)構(gòu)
CML 輸入結(jié)構(gòu)有幾個重要特點，這也使它在高速數(shù)據(jù)傳輸中成為常用的方式，如圖5所示，MAXIM 公司的CML 輸入阻抗為50Ω，容易使用。輸入晶體管作為射隨器，后面驅(qū)動一差分放大器。
3.1. LVDS接口輸出結(jié)構(gòu)
MAXIM 公司LVDS 輸出結(jié)構(gòu)在低功耗和速度方面做了優(yōu)化，電路如圖6所示。電路差分輸出阻抗為100Ω。
LVDS輸出結(jié)構(gòu)
3.2. LVDS接口輸入結(jié)構(gòu)
LVDS 輸入結(jié)構(gòu)如圖所示，輸入差分阻抗為100Ω，為適應(yīng)共模電壓寬范圍內(nèi)的變化，輸入級還包括一個自動電平調(diào)整電路，該電路將共模電壓調(diào)整為一固定值，該電路后面是一個SCHMITT觸發(fā)器。SCHMITT 觸發(fā)器為防止不穩(wěn)定，設(shè)計有一定的回滯特性，SCHIMTT 后級是差分放大器。
LVDS輸入結(jié)構(gòu)
4.1. CML到CML的連接
CML 到CML 之間連接分兩種情況，當收發(fā)兩端的器件使用相同的電源時，CML 到CML 可以采用直流耦合方式，這時不需加任何器件；當收發(fā)兩端器件采用不同電源時，一般要考慮交流耦合，如圖中所示，注意這時選用的耦合電容要足夠大，以避免在較長連0 或連1 情況出現(xiàn)時，接收端差分電壓變小。
CML到CML之間的連接
4.2. PECL到PECL的連接
4.2.1. 直流耦合情況
等效電路形式
該等效電路應(yīng)滿足如下方程：
在3.3V 供電時，電阻按5%的精度選取，R1 為130Ω，R2 為82Ω。而在5V 供電時，R1為82Ω，R2 為130Ω。下圖給出了這兩種供電情況時的詳細電路。
PECL電路間直流耦合
4.2.2. 交流耦合情況
PECL 在交流耦合輸出到50Ω的終端負載時，要考慮PECL 的輸出端加一直流偏置電阻，如圖所示。
PECL電路間交流耦合
PECL 的輸出共模電壓需固定在Vcc-1.3V，在選擇直流偏置電阻時僅需該電阻能夠提供14mA 到地的通路，這樣R1=（Vcc-1.3V）/14mA。在3.3V 供電時，R1=142Ω，5V 供電時，R1=270Ω。然而這種方式給出的交流負載阻抗低于50Ω，在實際應(yīng)用中，3.3V 供電時，R1 可以從142Ω到200Ω之間選取，5V 供電時，R1 可以從270Ω到350Ω之間選取，原則是讓輸出波形達到最佳。
PECL 交流耦合另外有兩種改進結(jié)構(gòu)，一種是在信號通路上串接一個電阻，從而可以增大交流負載阻抗使之接近50Ω；另一種方式是在直流偏置通道上串接電感，以減少該偏置通道影響交流阻抗。
上圖中R1和R2 的選擇應(yīng)考慮如下幾點：（1）PECL 輸入直流偏壓應(yīng)固定在Vcc-1.3V；（2）輸入阻抗應(yīng)等于傳輸線阻抗；（3）低功耗；（4）外圍器件少。最常用的就是圖11 中的兩種。在上圖（a）中，R1 和R2 的選擇應(yīng)滿足下面方程組：
求解得到：
R2 = 82 Ω and R3 = 130 Ω +3.3 V供電時
R2 = 68 Ω and R3 = 180 Ω +5 V供電時
圖（a）有一個缺點就是它的功耗較大，當對功耗有要求時，可以采用圖（b）所示的結(jié)構(gòu)，在這種情況下，R2 和R3 需滿足如下方程組：
R2 和R3 通常選：
R2 = 2.7 KΩ and R3 = 4.3 KΩ +3.3 V供電時
R2 = 2.7 KΩ and R3 = 7.8 KΩ +5 V供電時
4.3. LVDS到LVDS的連接
因為LVDS 的輸入與輸出都是內(nèi)匹配的，所以LVDS 間的連接可以如圖中那樣直接連接。
LVDS間連接
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